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Front-end Process・Wafer Fabrication Flow Charts

半導体前工程フロー図：先端ロジック・DRAM・3D NAND・パワー半導体のウェーハ製造

前工程はウェーハ工場で、何も作り込まれていないシリコンウェーハを回路でいっぱいのウェーハに仕上げる工程で、その後 OSAT で後工程に進みます。製品によって作り方は大きく違います。先端ロジックはトランジスタの微細化を競い、DRAM は高く細いキャパシタを作り、3D NAND は数百層を積み、パワー半導体は大電流がウェーハを垂直に流れるようにします。本ページでは 4 種の製品について、ウェーハの受入から出荷までのモジュールと工程をフロー図にしました。計 222 工程で、繰り返し工程は回数を表示しています。結晶成長プロセスフロー図（34 工程）と 後工程フロー図（8 種のパッケージ、385 工程）と合わせれば、600 を超える工程を結晶成長から出荷まで一度に理解でき、各工程に説明が付いています。

執筆：Lawrence Hsu、DEYly 帝亞智能 COO
公開 ・最終更新

4 種の製品の総覧

4 種の製品はいずれも同じシリコンウェーハを使い（パワー半導体は別に炭化ケイ素ウェーハも）、上流のウェーハメーカーが結晶成長・スライス・研磨してから供給します。ウェーハ工場は受け取った後、製品ごとに異なるフローに進みます。

製品名をクリックすると、その製品のフロー図に切り替わります
製品代表的な製品プロセスとウェーハプロセスの特徴つながる後工程パッケージ
先端ロジックCPU・GPU・スマホのプロセッサ・AI アクセラレータ3・2 nm 級、300 mmトランジスタが最小、マスク層数が最多、メタル配線は十数層FCBGA、ファンアウト InFO、CoWoS
DRAMPC・スマホのメモリ、HBM1β nm 級、300 mmトランジスタ 1 つ＋高アスペクト比のキャパシタ 1 つワイヤーボンド BGA。HBM は積層後に CoWoS へ
3D NANDSSD、スマホのストレージ200～300 層以上の積層、300 mmまず数百層の薄膜を積み、一度に深い穴をエッチングワイヤーボンド BGA（複数チップの積層）
パワー半導体EV・充電器・太陽光インバータ・産業用モーターµm 級、200・150 mm電流がウェーハを垂直に流れ、裏面にもメタルが必要QFP、QFN、パワーモジュール

4 種の製品の前工程フロー図

ウェーハ工場の中にも、FEOL（トランジスタ）・MOL（コンタクト）・BEOL（メタル配線）の区分があり、3 つともウェーハ工場内の工程で、OSAT の後工程パッケージとは異なります。本ページは公開されている教科書と業界資料をもとにまとめたもので、各ウェーハ工場の実際の工程・層数・レシピは異なり、その多くは機密です。

先端ロジック（3／2 nm 級、GAA ナノシートトランジスタ）

CPU・GPU・スマホのプロセッサ・AI アクセラレータの演算チップです。最新のゲートオールアラウンド（GAA）ナノシートトランジスタを例にしていますが、フィン型トランジスタ（FinFET）の流れもほぼ同じで、ナノシート関連の工程がないだけです。チップ全体で数十層のマスクを使い、そのうちメタル配線だけで十数層あります。

計 67 工程（枠で囲んだ繰り返し工程は 1 回として計算）

最新動向TSMC の 3 nm（N3）は Apple・NVIDIA などの最新チップに使われ、2 nm（N2）は GAA ナノシートトランジスタに切り替え、2025 年後半から量産を開始しています。

先端ロジック計 67 工程

読み方：モジュールごとに 1 列、上から下へ。各工程は上から下へ進み、青い矢印に沿って次の工程へ。オレンジの破線枠内の工程は繰り返し、枠に回数を表示しています。マスをクリックすると説明が表示されます。

青緑地 ↗：関連記事あり青と緑の半々 ↗：製品と記事の両方ありオレンジの破線枠：繰り返す工程（回数を表示）青い矢印：次の工程へ緑枠：フローの終点
ウェーハ準備
  • ウェーハ準備第 1–5 工程
    1. 1ウェーハ受入300 mm シリコンウェーハ（ウェーハメーカー供給）
    2. 2受入検査平坦度・欠陥・パーティクル
    3. 3レーザーマーキングWafer ID
    4. 4初期ウェット洗浄RCA 洗浄：パーティクル・有機物・金属除去
    5. 5FOUP に収納以降は FOUP で搬送
次：トランジスタ形成（FEOL）
トランジスタ形成（FEOL）
  • フィン・素子分離第 6–15 工程
    1. 6Si／SiGe 超格子エピGAA ナノシートの材料層
    2. 7ハードマスク成膜
    3. 8リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    4. 9計測：CD・重ね合わせCD-SEM／Overlay
    5. 10フィンエッチングドライエッチング
    6. 11レジスト除去・洗浄アッシング＋ウェット洗浄
    7. 12STI 埋込みSTI：酸化膜成膜
    8. 13CMP 平坦化
    9. 14CMP 後洗浄
    10. 15フィン露出Fin Reveal：酸化膜エッチバック
  • ウェル注入第 16–19 工程
    1. ↻ ×数回繰り返し（N ウェル・P ウェル・Vt 調整）
      1. 16リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
      2. 17イオン注入N ウェル／P ウェル
      3. 18レジスト除去・洗浄アッシング＋ウェット洗浄
    2. 19RTARTA：ドーパント活性化
  • ダミーゲート・サイドウォール第 20–25 工程
    1. 20ゲート絶縁膜・ポリ Si 成膜ダミーゲート
    2. 21リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    3. 22計測：CD・重ね合わせCD-SEM／Overlay
    4. 23ゲートエッチング
    5. 24レジスト除去・洗浄アッシング＋ウェット洗浄
    6. 25サイドウォール成膜・エッチングSpacer
  • ソース／ドレイン第 26–30 工程
    1. 26S/D リセス
    2. 27インナースペーサーGAA：ナノシートと S/D を分離
    3. 28洗浄エピ前洗浄
    4. 29S/D エピPMOS SiGe／NMOS SiP
    5. 30レーザーアニール
  • メタルゲート置換第 31–37 工程
    1. 31層間絶縁膜成膜・CMPILD0
    2. 32ダミーゲート除去
    3. 33ナノシート形成SiGe 選択エッチング
    4. 34洗浄
    5. 35High-k ゲート絶縁膜ALD：HfO₂
    6. 36仕事関数メタルALD：Vt 調整
    7. 37ゲートメタル埋込み・CMP
次：コンタクト（MOL）
コンタクト（MOL）
  • コンタクト第 38–46 工程
    1. 38絶縁膜成膜
    2. 39リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    3. 40計測：CD・重ね合わせCD-SEM／Overlay
    4. 41コンタクトホールエッチング
    5. 42レジスト除去・洗浄アッシング＋ウェット洗浄
    6. 43シリサイド形成コンタクト抵抗低減
    7. 44コンタクトメタル埋込みW または Co
    8. 45CMP 平坦化
    9. 46CMP 後洗浄
次：配線形成（BEOL）
配線形成（BEOL）
  • メタル配線第 47–56 工程
    1. ↻ 各層 ×12～15 層繰り返し
      1. 47Low-k 膜成膜Low-k
      2. 48リソ：EUV またはマルチパターニング最微細層は EUV
      3. 49計測：CD・重ね合わせCD-SEM／Overlay
      4. 50トレンチ・ビアエッチングデュアルダマシン
      5. 51レジスト除去・洗浄アッシング＋ウェット洗浄
      6. 52バリア・Cu シードPVD
      7. 53Cu めっき
      8. 54Cu CMP
      9. 55CMP 後洗浄
      10. 56欠陥検査
  • 最上層・パッシベーション第 57–61 工程
    1. 57厚膜最上層・Al パッド
    2. 58パッシベーション成膜SiN・SiO₂
    3. 59リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    4. 60パッド開口Pad Open
    5. 61レジスト除去・洗浄アッシング＋ウェット洗浄
次：テスト
テスト
  • ウェーハテスト第 62–63 工程
    1. 62WATWAT：スクライブ上の TEG を測定
    2. 63ウェーハプローブCP：チップごとの電気テスト
次：出荷
出荷
  • 出荷第 64–67 工程
    1. 64出荷検査外観・欠陥・データ照合
    2. 65出荷用ケースに収納FOSB
    3. 66真空防湿梱包防湿袋＋乾燥剤、真空シール
    4. 67後工程（OSAT）へ後工程へ
    5. ✓ ウェーハ完成、後工程（OSAT）へ

DRAM メモリ（1β nm 級）

PC やスマホのメインメモリで、HBM の元にもなります。各メモリセルは「トランジスタ 1 つ＋キャパシタ 1 つ」。ワード線はシリコンに埋め込まれ（埋込みワード線）、その上にビット線、一番上に高く細いキャパシタを作ります。HBM 用の DRAM ウェーハはさらに TSV（シリコン貫通電極）を作り、層ごとに積み重ねられるようにします。

計 60 工程（枠で囲んだ繰り返し工程は 1 回として計算）

最新動向AI サーバーが HBM を大量に使うため、メモリ大手は生産能力を HBM 用 DRAM ウェーハへ次々に振り向け、DRAM の値上がりを招いています。

DRAM計 60 工程

読み方：モジュールごとに 1 列、上から下へ。各工程は上から下へ進み、青い矢印に沿って次の工程へ。オレンジの破線枠内の工程は繰り返し、枠に回数を表示しています。マスをクリックすると説明が表示されます。

青緑地 ↗：関連記事あり青と緑の半々 ↗：製品と記事の両方ありオレンジの破線枠：繰り返す工程（回数を表示）青い矢印：次の工程へ緑枠：フローの終点
ウェーハ準備
  • ウェーハ準備第 1–5 工程
    1. 1ウェーハ受入300 mm シリコンウェーハ（ウェーハメーカー供給）
    2. 2受入検査平坦度・欠陥・パーティクル
    3. 3レーザーマーキングWafer ID
    4. 4初期ウェット洗浄RCA 洗浄：パーティクル・有機物・金属除去
    5. 5FOUP に収納以降は FOUP で搬送
次：メモリセルアレイ
メモリセルアレイ
  • アクティブ領域・素子分離第 6–14 工程
    1. 6ハードマスク成膜
    2. ↻ マルチパターニング ×2～4 回
      1. 7リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
      2. 8エッチング・スペーサー転写SAQP など自己整合マルチパターニング
    3. 9計測：CD・重ね合わせCD-SEM／Overlay
    4. 10アクティブ領域エッチング
    5. 11レジスト除去・洗浄アッシング＋ウェット洗浄
    6. 12STI 埋込みSTI
    7. 13CMP 平坦化
    8. 14CMP 後洗浄
  • 埋込みワード線第 15–20 工程
    1. 15リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    2. 16ワード線トレンチエッチング
    3. 17レジスト除去・洗浄アッシング＋ウェット洗浄
    4. 18ゲート酸化
    5. 19ゲートメタル埋込みTiN／W
    6. 20リセス・絶縁キャップ
  • ビット線第 21–28 工程
    1. 21リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    2. 22ビット線コンタクトエッチング
    3. 23レジスト除去・洗浄アッシング＋ウェット洗浄
    4. 24ビット線メタル成膜
    5. 25リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    6. 26ビット線エッチング
    7. 27レジスト除去・洗浄アッシング＋ウェット洗浄
    8. 28スペーサー成膜
  • ストレージキャパシタ第 29–37 工程
    1. 29ストレージノードコンタクトSNC
    2. 30キャパシタモールド成膜高アスペクト比構造
    3. 31リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    4. 32キャパシタホールエッチングアスペクト比 50 以上
    5. 33レジスト除去・洗浄アッシング＋ウェット洗浄
    6. 34下部電極成膜TiN
    7. 35モールド除去ウェットエッチング
    8. 36キャパシタ誘電膜ALD：High-k 材料
    9. 37上部電極成膜
次：周辺回路
周辺回路
  • 周辺トランジスタ第 38–42 工程
    1. ↻ ×数回繰り返し（N 型・P 型）
      1. 38リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
      2. 39イオン注入
      3. 40レジスト除去・洗浄アッシング＋ウェット洗浄
    2. 41周辺ゲート
    3. 42RTARTA
次：メタル配線
メタル配線
  • メタル配線第 43–49 工程
    1. ↻ 各層 ×3～4 層繰り返し
      1. 43絶縁膜成膜
      2. 44リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
      3. 45トレンチ・ビアエッチング
      4. 46レジスト除去・洗浄アッシング＋ウェット洗浄
      5. 47メタル成膜W／Cu／Al
      6. 48CMP 平坦化
      7. 49CMP 後洗浄
  • パッシベーション第 50–53 工程
    1. 50パッシベーション成膜
    2. 51リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    3. 52パッド開口
    4. 53レジスト除去・洗浄アッシング＋ウェット洗浄
次：テスト
テスト
  • ウェーハテスト第 54–56 工程
    1. 54WATWAT：スクライブ上の TEG を測定
    2. 55レーザーリペア不良セルを冗長回路に置換
    3. 56ウェーハプローブCP：チップごとの電気テスト
次：出荷
出荷
  • 出荷第 57–60 工程
    1. 57出荷検査外観・欠陥・データ照合
    2. 58出荷用ケースに収納FOSB
    3. 59真空防湿梱包防湿袋＋乾燥剤、真空シール
    4. 60後工程（OSAT）へ後工程へ
    5. ✓ ウェーハ完成、後工程（OSAT）へ

3D NAND フラッシュメモリ（200 層超）

SSD やスマホのストレージチップ。メモリセルを層ごとに上へ積み重ね、すでに 200 層を超えています。まず数百層の薄膜を積み、それから一度に深い穴をエッチングしてチャネルにします。多くのメーカーは周辺回路をメモリアレイの真下に作るか（CuA）、別のウェーハに作って貼り合わせます。

計 54 工程（枠で囲んだ繰り返し工程は 1 回として計算）

最新動向AI データセンターがエンタープライズ SSD を大量に採用し、3D NAND の層数は 300 層超へと進み続けています。

3D NAND計 54 工程

読み方：モジュールごとに 1 列、上から下へ。各工程は上から下へ進み、青い矢印に沿って次の工程へ。オレンジの破線枠内の工程は繰り返し、枠に回数を表示しています。マスをクリックすると説明が表示されます。

青緑地 ↗：関連記事あり青と緑の半々 ↗：製品と記事の両方ありオレンジの破線枠：繰り返す工程（回数を表示）青い矢印：次の工程へ緑枠：フローの終点
ウェーハ準備
  • ウェーハ準備第 1–5 工程
    1. 1ウェーハ受入300 mm シリコンウェーハ（ウェーハメーカー供給）
    2. 2受入検査平坦度・欠陥・パーティクル
    3. 3レーザーマーキングWafer ID
    4. 4初期ウェット洗浄RCA 洗浄：パーティクル・有機物・金属除去
    5. 5FOUP に収納以降は FOUP で搬送
次：周辺回路（アレイ下）
周辺回路（アレイ下）
  • 周辺トランジスタ第 6–13 工程
    1. ↻ ×数回繰り返し
      1. 6リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
      2. 7イオン注入
      3. 8レジスト除去・洗浄アッシング＋ウェット洗浄
    2. 9周辺ゲート
    3. 10RTARTA
    4. 11下層メタル配線
    5. 12CMP 平坦化
    6. 13CMP 後洗浄
次：メモリアレイ積層
メモリアレイ積層
  • 多層膜積層第 14–15 工程
    1. ↻ 交互成膜 ×200～300 層
      1. 14SiO₂ 成膜
      2. 15SiN 成膜
  • チャネルホール第 16–24 工程
    1. ↻ 分割積層 ×2～3 段（Deck）
      1. 16ハードマスク成膜
      2. 17リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
      3. 18計測：CD・重ね合わせCD-SEM／Overlay
      4. 19チャネルホールエッチングアスペクト比 60 以上
      5. 20レジスト除去・洗浄アッシング＋ウェット洗浄
    2. 21電荷トラップ層成膜ONO（酸化膜／窒化膜／酸化膜）
    3. 22チャネルポリ Si 成膜
    4. 23ホール埋込み・CMP
    5. 24CMP 後洗浄
  • 階段第 25–29 工程
    1. ↻ レジストトリム＋エッチング ×数十回
      1. 25リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
      2. 26階段エッチング
      3. 27レジストトリム
    2. 28レジスト除去・洗浄アッシング＋ウェット洗浄
    3. 29絶縁膜埋込み・CMP
  • ゲート置換第 30–35 工程
    1. 30リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    2. 31スリットエッチング
    3. 32レジスト除去・洗浄アッシング＋ウェット洗浄
    4. 33SiN 除去熱リン酸ウェットエッチング
    5. 34W 埋込みワード線
    6. 35スリット埋込み
次：コンタクト・配線
コンタクト・配線
  • コンタクト・配線第 36–48 工程
    1. 36リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    2. 37階段コンタクトエッチング深さがまちまち
    3. 38レジスト除去・洗浄アッシング＋ウェット洗浄
    4. 39コンタクトメタル埋込み
    5. ↻ 各層 ×2～3 層繰り返し
      1. 40絶縁膜成膜
      2. 41リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
      3. 42トレンチ・ビアエッチング
      4. 43レジスト除去・洗浄アッシング＋ウェット洗浄
      5. 44メタル成膜
      6. 45CMP 平坦化
      7. 46CMP 後洗浄
    6. 47パッシベーション成膜
    7. 48パッド開口
次：テスト
テスト
  • ウェーハテスト第 49–50 工程
    1. 49WATWAT：スクライブ上の TEG を測定
    2. 50ウェーハプローブCP：チップごとの電気テスト
次：出荷
出荷
  • 出荷第 51–54 工程
    1. 51出荷検査外観・欠陥・データ照合
    2. 52出荷用ケースに収納FOSB
    3. 53真空防湿梱包防湿袋＋乾燥剤、真空シール
    4. 54後工程（OSAT）へ後工程へ
    5. ✓ ウェーハ完成、後工程（OSAT）へ

パワー半導体（トレンチ MOSFET／IGBT）

EV・充電器・太陽光インバータ・産業用モーター向けのパワースイッチ。トレンチ MOSFET を例にすると、電流がウェーハを垂直に流れるため、裏面にもメタルが必要です。IGBT はコレクタ用に裏面注入が 1 工程増え、炭化ケイ素（SiC）デバイスは 1600°C 以上での活性化が必要で、装置もウェーハも異なります。主に 200 mm・150 mm の工場で作られ、線幅は µm 単位です。

計 41 工程（枠で囲んだ繰り返し工程は 1 回として計算）

最新動向EV と AI サーバー電源が炭化ケイ素（SiC）・窒化ガリウム（GaN）パワーデバイスの需要をけん引し、台湾メーカーは 200 mm の生産能力の拡張を積極的に進めています。

パワー半導体計 41 工程

読み方：モジュールごとに 1 列、上から下へ。各工程は上から下へ進み、青い矢印に沿って次の工程へ。マスをクリックすると説明が表示されます。

青地 ↗：DEYly の関連製品あり青緑地 ↗：関連記事あり青と緑の半々 ↗：製品と記事の両方あり破線枠：製品により異なる青い矢印：次の工程へ緑枠：フローの終点
ウェーハ準備
  • ウェーハ準備第 1–5 工程
    1. 1エピウェーハ受入N⁺ 基板＋N⁻ エピ層
    2. 2受入検査
    3. 3レーザーマーキングWafer ID
    4. 4初期ウェット洗浄RCA 洗浄
    5. 5カセットに収納8／6 インチカセット
次：表面素子
表面素子
  • トレンチゲート第 6–12 工程
    1. 6ハードマスク成膜
    2. 7リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    3. 8トレンチエッチング
    4. 9レジスト除去・洗浄アッシング＋ウェット洗浄
    5. 10犠牲酸化・除去トレンチ表面の修復
    6. 11ゲート酸化高温炉
    7. 12ポリ Si 埋込み・エッチバック
  • ボディ・ソース第 13–20 工程
    1. 13リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    2. 14ボディ注入P 型
    3. 15レジスト除去・洗浄アッシング＋ウェット洗浄
    4. 16高温拡散拡散炉
    5. 17リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    6. 18ソース注入N⁺
    7. 19レジスト除去・洗浄アッシング＋ウェット洗浄
    8. 20アニール活性化
  • 表面メタル第 21–30 工程
    1. 21層間絶縁膜成膜
    2. 22リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    3. 23コンタクトホールエッチング
    4. 24レジスト除去・洗浄アッシング＋ウェット洗浄
    5. 25バリア層Ti／TiN
    6. 26厚膜 Al 成膜数 µm
    7. 27リソグラフィ：塗布・露光・現像コータ／デベロッパ＋スキャナー
    8. 28メタルエッチング
    9. 29レジスト除去・洗浄アッシング＋ウェット洗浄
    10. 30パッシベーション保護膜ポリイミド
次：裏面プロセス
裏面プロセス
  • 裏面第 31–35 工程
    1. 31仮貼合・薄化裏面研削
    2. 32裏面研削後洗浄
    3. 33裏面注入IGBT コレクタ（MOSFET は不要）
    4. 34裏面レーザーアニールIGBT
    5. 35裏面メタルTi／Ni／Ag
次：テスト
テスト
  • ウェーハテスト第 36–37 工程
    1. 36WATWAT：スクライブ上の TEG を測定
    2. 37ウェーハプローブCP：チップごとの電気テスト
次：出荷
出荷
  • 出荷第 38–41 工程
    1. 38出荷検査外観・欠陥・データ照合
    2. 39出荷用ケースに収納FOSB
    3. 40真空防湿梱包防湿袋＋乾燥剤、真空シール
    4. 41後工程（OSAT）へ後工程へ
    5. ✓ ウェーハ完成、後工程（OSAT）へ

ウェーハ工場の装置が瞬低で止まるのが心配？

露光装置・エッチング装置・イオン注入装置が止まれば、25 枚入りのウェーハ 1 箱が丸ごと廃棄になることもあり、復旧には再校正で数時間かかります。瞬低保護装置 VSPは制御回路だけを守り、1 ミリ秒以内に切り替えます。装置の耐量規格は SEMI F47をご覧ください。

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