半導体プロセスフロー図：結晶成長・前工程・後工程の順序を 1 枚で理解

シリコンウェーハの製造：結晶成長から研磨ウェーハまで（上流）

すべてのチップの出発点です。ウェーハメーカーは純度 99.999999999%（イレブンナイン）の多結晶シリコンを溶かし、チョクラルスキー法（CZ）で直径 300 mm・長さ約 2 m の単結晶シリコンインゴットを引き上げ、スライス・研削・研磨でナノレベルの平坦度に仕上げてから、ウェーハ工場に渡して後の 4 種の製品を作ります。パワー半導体用の炭化ケイ素（SiC）ウェーハは昇華法（PVT）で結晶成長させますが、1 時間に 0.数 mm しか成長しないことが、SiC ウェーハが高価な主な理由です。

計 34 工程（枠で囲んだ繰り返し工程は 1 回として計算）

最新動向AI サーバーが先端プロセスと HBM の増産をけん引し、300 mm シリコンウェーハの需要が回復。SiC ウェーハは 150 mm から 200 mm への移行が進み、EV と充電設備が主な用途です。世界の 300 mm シリコンウェーハは上位 5 社が 9 割以上を供給しており、台湾にも大手があります。

先端ロジック（3／2 nm 級、GAA ナノシートトランジスタ）

CPU・GPU・スマホのプロセッサ・AI アクセラレータの演算チップです。最新のゲートオールアラウンド（GAA）ナノシートトランジスタを例にしていますが、フィン型トランジスタ（FinFET）の流れもほぼ同じで、ナノシート関連の工程がないだけです。チップ全体で数十層のマスクを使い、そのうちメタル配線だけで十数層あります。

計 67 工程（枠で囲んだ繰り返し工程は 1 回として計算）

最新動向TSMC の 3 nm（N3）は Apple・NVIDIA などの最新チップに使われ、2 nm（N2）は GAA ナノシートトランジスタに切り替え、2025 年後半から量産を開始しています。

DRAM メモリ（1β nm 級）

PC やスマホのメインメモリで、HBM の元にもなります。各メモリセルは「トランジスタ 1 つ＋キャパシタ 1 つ」。ワード線はシリコンに埋め込まれ（埋込みワード線）、その上にビット線、一番上に高く細いキャパシタを作ります。HBM 用の DRAM ウェーハはさらに TSV（シリコン貫通電極）を作り、層ごとに積み重ねられるようにします。

計 60 工程（枠で囲んだ繰り返し工程は 1 回として計算）

最新動向AI サーバーが HBM を大量に使うため、メモリ大手は生産能力を HBM 用 DRAM ウェーハへ次々に振り向け、DRAM の値上がりを招いています。

3D NAND フラッシュメモリ（200 層超）

SSD やスマホのストレージチップ。メモリセルを層ごとに上へ積み重ね、すでに 200 層を超えています。まず数百層の薄膜を積み、それから一度に深い穴をエッチングしてチャネルにします。多くのメーカーは周辺回路をメモリアレイの真下に作るか（CuA）、別のウェーハに作って貼り合わせます。

計 54 工程（枠で囲んだ繰り返し工程は 1 回として計算）

最新動向AI データセンターがエンタープライズ SSD を大量に採用し、3D NAND の層数は 300 層超へと進み続けています。

パワー半導体（トレンチ MOSFET／IGBT）

EV・充電器・太陽光インバータ・産業用モーター向けのパワースイッチ。トレンチ MOSFET を例にすると、電流がウェーハを垂直に流れるため、裏面にもメタルが必要です。IGBT はコレクタ用に裏面注入が 1 工程増え、炭化ケイ素（SiC）デバイスは 1600°C 以上での活性化が必要で、装置もウェーハも異なります。主に 200 mm・150 mm の工場で作られ、線幅は µm 単位です。

計 41 工程（枠で囲んだ繰り返し工程は 1 回として計算）

最新動向EV と AI サーバー電源が炭化ケイ素（SiC）・窒化ガリウム（GaN）パワーデバイスの需要をけん引し、台湾メーカーは 200 mm の生産能力の拡張を積極的に進めています。

リードフレームパッケージ（QFP／SOP）

最も伝統的なパッケージです。チップを金属のリードフレームに接着し、金線か銅線でワイヤーボンドし、リードが 4 辺または 2 辺から伸びています。全工程にはんだボールがないため、Deflux はありません。

計 39 工程

主なプロセスノード：90 nm 以上の成熟プロセス｜車載 MCU・電源 IC・産業用制御チップ

最新動向自動車のエンジン制御やボディ電子には、QFP パッケージのマイコン（MCU）が大量に使われています。2021 年の世界的な車載半導体不足で足りなかったのは、まさにこの種の成熟プロセスのチップでした。

QFN／DFN（ノンリードのリードフレーム）

リードが外に出ず、パッケージ底面に隠れています。リードフレーム全体を一括でモールドしてから個片化します（MAP 工程）。同じくワイヤーボンドのため Deflux はなく、洗浄はダイシングとバリ取りが中心です。

計 40 工程

主なプロセスノード：28 nm 以上の成熟プロセス｜電源管理・アナログ・RF・Bluetooth チップ

最新動向スマホ・Bluetooth イヤホン・スマートウォッチの電源管理・充電・無線チップには QFN／DFN がよく使われます。小型で、底面からの放熱が良く、低コストです。

ワイヤーボンド BGA（PBGA）

チップをフェイスアップで基板に接着してワイヤーボンドし、底面はリードの代わりにはんだボール。ワイヤーボンドにフラックスは不要ですが、ボール搭載には必要なため、Deflux が 1 回あります。

計 42 工程

主なプロセスノード：28 nm 以上の成熟プロセス｜民生 SoC・ネットワーク・産業用チップ。メモリは独自のプロセス世代

最新動向PC やスマホの DRAM、SSD の NAND フラッシュは、複数のチップを積み重ねてワイヤーボンドし、BGA にパッケージすることがよくあります。

フリップチップ BGA（FCBGA／FCCSP）

チップを裏返し、バンプで基板に直接はんだ付けしてからアンダーフィルを充填します。Deflux の記事のフロー図と同じデータです。FCCSP は小型版で、モールドで一度に充填（MUF）することがよくあります。

計 55 工程

主なプロセスノード：40 nm～3 nm｜CPU・GPU・ネットワークスイッチチップ。ハイエンド品は多くが 7 nm 以下

最新動向デスクトップやノート PC の CPU、グラフィックス GPU（NVIDIA GeForce シリーズなど）、ネットワークスイッチチップはいずれもフリップチップパッケージです。接点が多く消費電力も大きいため、ワイヤーボンドでは対応できません。

ウェーハレベル CSP（WLCSP）

ウェーハ全体を直接パッケージにし、切り分けた製品はチップと同じ大きさです。基板がないため、ラインは 1 本で合流もありません。洗浄はすべてウェーハの状態で行います。

計 32 工程

主なプロセスノード：多くは 28 nm 以上の成熟プロセス｜電源管理・センサー・RF など小さなチップ

最新動向iPhone や Android スマホのメイン基板にある小さな電源管理・センサー・RF チップの多くは WLCSP です。基板がないため、チップの大きさがそのままパッケージの大きさになります。

ファンアウトパッケージ（Fan-out／InFO）

チップを仮キャリアに置いてモールドしてから、その上に再配線を作り、接点をチップより広い面積へ「ファンアウト」させます。チップファースト（Chip-first）を例にしており、TSMC の InFO もこの種類です。

計 46 工程

主なプロセスノード：16 nm 以下の先端プロセス｜スマホのプロセッサ（最初の量産品は 16 nm の Apple A10）

最新動向TSMC は 2016 年に InFO で iPhone 7 の A10 プロセッサをパッケージし（Semiconductor Digest）、プロセッサをより薄く、放熱を良くしました。その後も多くの世代の iPhone プロセッサで InFO が使われています。

CoWoS（2.5D 先端パッケージ）

材料は 3 か所から来ます。インターポーザーウェーハと演算チップ（どちらもウェーハ工場から）、そして HBM メモリ（メモリメーカーから）。まずインターポーザー上で合流し（CoW）、できたモジュールが基板と 2 回目の合流をします（oS）。フリップチップ接合 2 回とボール搭載で、Deflux は少なくとも 3 回。以下は公開文献をもとにまとめた一般的な流れで、シリコンインターポーザーの CoWoS-S を例にしています。

計 73 工程

主なプロセスノード：主流は 7 nm 以下｜AI アクセラレータ：NVIDIA H100（4 nm 級）、B200、B300（4NP）。最初の量産は 2013 年の 28 nm FPGA

最新動向NVIDIA H100、B200（TechInsights）から最新の B300（Blackwell Ultra、CoWoS-L、HBM3E を 12 層積層に変更、容量 288 GB。TrendForce）までの AI アクセラレータは、いずれも CoWoS で GPU と HBM メモリを一緒にパッケージしています。AI 需要の急増で、CoWoS の生産能力が AI チップの出荷のボトルネックになりました（AI Weekly）。

CoPoS（パネルレベル 2.5D パッケージ、開発中）

CoWoS の円形ウェーハのインターポーザーを 310×310 mm の角形パネルに置き換えたもので、報道によれば CoWoS-L／R（再配線インターポーザー）の角形への延長版です。合流の関係は CoWoS と同じです。まだ量産前で TSMC は詳細を公開していないため、以下は公開情報をもとにまとめた想定フローです。関連記事：CoPoS とは？CoWoS との違いは。

計 58 工程

主なプロセスノード：3 nm 以下の最先端プロセスの見込み｜大型の AI／HPC チップ（2028 年以降）

最新動向TSMC は 2026 年に采鈺の龍潭で CoPoS の試作ラインを構築し、2028 年後半以降に嘉義 AP7 で量産する計画で、AI チップの先端パッケージの生産能力拡大に使います（経済日報、T 客邦）。詳しくは CoPoS とはをご覧ください。