半導體製程流程圖：從長晶、晶圓製造到封裝測試，一張圖看懂製程順序

矽晶圓製造：從長晶到拋光片（上游）

所有晶片的起點。矽晶圓廠把純度 99.999999999%（11 個 9）的多晶矽熔化，用柴氏長晶法（CZ）拉出一根直徑 300 毫米、長約兩公尺的單晶矽棒，再切片、研磨、拋光到奈米級平坦，才交給晶圓廠做後面 4 種產品。功率元件用的碳化矽（SiC）晶圓則用昇華法（PVT）長晶，一小時只長零點幾毫米，是碳化矽晶圓貴的主因。

共 34 道製程（框起來重複的步驟只算一次）

時事AI 伺服器帶動先進製程與 HBM 擴產，12 吋矽晶圓需求回升；碳化矽晶圓則正從 6 吋轉向 8 吋，電動車與充電樁是主要用途。全球 12 吋矽晶圓由前五大廠供應九成以上，台灣也有大廠。

先進邏輯晶片（3／2 奈米級，GAA 奈米片電晶體）

CPU、GPU、手機處理器、AI 加速器的運算晶片。以最新的環繞式閘極（GAA）奈米片電晶體為例，鰭式電晶體（FinFET）的流程大致相同、少了奈米片相關步驟。整顆晶片要數十層光罩，其中金屬導線就有十幾層。

共 67 道製程（框起來重複的步驟只算一次）

時事台積電 3 奈米（N3）用於 Apple、NVIDIA 等最新晶片，2 奈米（N2）改用 GAA 奈米片電晶體，2025 年下半年起量產。

DRAM 記憶體（1β 奈米級）

電腦與手機的主記憶體，也是 HBM 的來源。每個記憶單元是「一個電晶體＋一個電容」：字元線埋在矽裡（埋入式字元線），上方做位元線，最上面是又高又細的電容。HBM 用的 DRAM 晶圓還要另外做矽穿孔（TSV），才能一層層疊起來。

共 60 道製程（框起來重複的步驟只算一次）

時事AI 伺服器大量使用 HBM，記憶體大廠紛紛把產能轉向 HBM 用的 DRAM 晶圓，帶動 DRAM 漲價。

3D NAND 快閃記憶體（200 層以上）

SSD、手機的儲存晶片。把記憶單元一層層往上疊，現在已經超過 200 層：先疊出幾百層薄膜，再一次蝕刻出深孔當作通道。很多廠把周邊電路做在記憶陣列正下方（CuA），或做在另一片晶圓再接合上去。

共 54 道製程（框起來重複的步驟只算一次）

時事AI 資料中心大量採用企業級 SSD，3D NAND 層數持續往 300 層以上推進。

功率元件（溝槽式 MOSFET／IGBT）

電動車、充電器、太陽能逆變器、工業馬達用的功率開關。以溝槽式 MOSFET 為例：電流垂直穿過晶圓，所以背面也要做金屬。IGBT 多一道背面佈植做集極；碳化矽（SiC）元件要 1600°C 以上的高溫活化，設備與晶圓都不同。多在 8 吋、6 吋廠生產，線寬以微米計。

共 41 道製程（框起來重複的步驟只算一次）

時事電動車與 AI 伺服器電源帶動碳化矽（SiC）、氮化鎵（GaN）功率元件需求，台灣廠商積極擴充 8 吋產能。

導線架封裝（QFP／SOP）

最傳統的封裝：晶粒黏在金屬導線架上，用金線或銅線打線連接，接腳從四邊或兩邊伸出。整個流程沒有焊接錫球，所以沒有 Deflux。

共 39 道製程

常見製程節點：90 奈米以上成熟製程｜車用 MCU、電源 IC、工控晶片

時事汽車的引擎控制、車身電子大量使用 QFP 封裝的微控制器（MCU）。2021 年全球車用晶片短缺，缺的就是這類成熟製程晶片。

QFN／DFN（無接腳導線架）

接腳不外露、藏在封裝底部，整片導線架一起封膠後再切成單顆（MAP 製程）。同樣是打線，沒有 Deflux，清洗以切割與去溢膠為主。

共 40 道製程

常見製程節點：28 奈米以上成熟製程｜電源管理、類比、RF、藍牙晶片

時事手機、藍牙耳機、智慧手錶裡的電源管理、充電與無線晶片常用 QFN／DFN：體積小、底部散熱好、成本低。

打線 BGA（PBGA）

晶粒正面朝上黏在基板上打線，底部用錫球取代接腳。打線不用助焊劑，但植球要，所以有一次 Deflux。

共 42 道製程

常見製程節點：28 奈米以上成熟製程｜消費性 SoC、網通與工控晶片；記憶體另有自己的製程世代

時事電腦與手機裡的 DRAM、SSD 裡的 NAND 快閃記憶體，常把多顆晶粒疊起來再打線，封裝成 BGA。

覆晶 BGA（FCBGA／FCCSP）

晶粒翻面，用凸塊直接焊在基板上，再填 underfill。跟 Deflux 文章裡的流程圖是同一份資料。FCCSP 是小尺寸版本，常用封膠一次完成填膠（MUF）。

共 55 道製程

常見製程節點：40 奈米到 3 奈米｜CPU、GPU、網通交換器晶片；高階產品多在 7 奈米以下

時事桌上型與筆電的 CPU、顯示卡 GPU（例如 NVIDIA GeForce 系列）、網通交換器晶片都是覆晶封裝：接點多、功耗高，打線撐不住。

晶圓級晶片尺寸封裝（WLCSP）

整片晶圓直接做封裝，切開後成品就是晶粒大小，沒有基板，所以只有一條線、不用會合。所有清洗都在晶圓狀態下進行。

共 32 道製程

常見製程節點：多為 28 奈米以上成熟製程｜電源管理、感測器、RF 等小晶粒

時事iPhone 與 Android 手機主機板上許多小顆的電源管理、感測器、射頻晶片都是 WLCSP：沒有基板，晶片多大、封裝就多大。

扇出型封裝（Fan-out／InFO）

晶粒先放在暫時載板上封膠，再在上面做重佈線，把接點「扇出」到比晶粒更大的面積。以晶片先置（Chip-first）為例；台積電的 InFO 屬於這一類。

共 46 道製程

常見製程節點：16 奈米以下先進製程｜手機處理器（首個量產產品是 16 奈米的 Apple A10）

時事台積電 2016 年用 InFO 封裝 iPhone 7 的 A10 處理器（Semiconductor Digest），讓處理器更薄、散熱更好，之後多代 iPhone 處理器延續 InFO 封裝。

CoWoS（2.5D 先進封裝）

材料來自三個地方：中介層晶圓、運算晶片（都來自晶圓廠）和 HBM 記憶體（來自記憶體廠），先在中介層上會合（CoW），做好的模組再和基板第二次會合（oS）。覆晶接合兩次加上植球，Deflux 至少三次。以下依公開文獻整理一般流程，以矽中介層的 CoWoS-S 為例。

共 73 道製程

常見製程節點：主流 7 奈米以下｜AI 加速器：NVIDIA H100（4 奈米級）、B200、B300（4NP）；首批量產是 2013 年 28 奈米 FPGA

時事NVIDIA H100、B200（TechInsights），到最新的 B300（Blackwell Ultra，CoWoS-L，HBM3E 改成 12 層堆疊、容量 288 GB；TrendForce）等 AI 加速器，都用 CoWoS 把 GPU 和 HBM 記憶體封在一起。AI 需求暴增，CoWoS 產能成了 AI 晶片出貨的瓶頸（AI Weekly）。

CoPoS（面板級 2.5D 封裝，開發中）

把 CoWoS 的圓形晶圓中介層換成 310×310 mm 的方形面板，報導指出是 CoWoS-L／R（重佈線中介層）的方形延伸版本。會合關係與 CoWoS 相同。尚未量產、台積電未公開細節，以下為依公開資訊整理的預期流程。延伸閱讀：CoPoS 是什麼？跟 CoWoS 差在哪。

共 58 道製程

常見製程節點：預期為 3 奈米以下最先進製程｜大尺寸 AI／HPC 晶片（2028 年後）

時事台積電 2026 年在采鈺龍潭建置 CoPoS 試產線，規劃 2028 下半年後在嘉義 AP7 量產，用來擴充 AI 晶片的先進封裝產能（經濟日報、T 客邦）。詳見 CoPoS 是什麼。